Questão nº 21
Questão de Tecnologia da Informação · FCC TRF4 2019 (nº 21)
Determinado tipo de arquitetura explora o paralelismo de instrução ou Instrucion Level Parallelism (ILP). As múltiplas unidades funcionais independentes permitem executar simultaneamente mais de uma instrução por ciclo. Nesta arquitetura o pipeline de hardware permite que todas as unidades possam executar concorrentemente. O número de instruções por ciclo de clock pode variar, e estas são escaladas de modo estático ou dinâmico. Máquinas com este tipo de arquitetura tentam paralelizar a execução de instruções independentes, em cada estágio do pipeline.
Estas são características da arquitetura
- AVLIW − Very Long Instruction Work.
- Bde processadores superescalares. (alternativa correta)
- CHiperpipeline.
- Dde processadores ESPP − Enhanced Super-Parallel Processor.
- Ede supercomputadores como o Summit, de 200 pentaflops por segundo, da Cray.
Resposta comentada
Gabarito Alternativa B
O paralelismo de instrução (ILP) é a capacidade de um processador executar várias pequenas tarefas (instruções) ao mesmo tempo, buscando instruções que não dependem umas das outras para rodar em paralelo.
(A) Incorreta: A arquitetura VLIW (Very Long Instruction Word) também explora ILP com múltiplas unidades funcionais, mas a principal diferença é que o compilador é quem agrupa explicitamente as instruções independentes em uma única "instrução longa" para execução paralela (escalonamento estático). A descrição da questão, ao mencionar que o número de instruções por ciclo pode variar e que o escalonamento pode ser dinâmico, aponta para uma arquitetura onde o hardware tem mais autonomia na descoberta e agendamento do paralelismo. Armadilha: VLIW é um distrator forte porque também usa ILP e múltiplas unidades funcionais, mas a chave está no "dinâmico" e na variabilidade do número de instruções por ciclo, que são características mais fortes do superescalar.
(B) Correta: Processadores superescalares são projetados para explorar o ILP. Eles possuem múltiplas unidades funcionais (como ALUs, FPUs) e um pipeline de hardware que permite a execução simultânea de várias instruções por ciclo de clock. O hardware é capaz de identificar instruções independentes e agendá-las para execução paralela (escalonamento dinâmico), embora o compilador também possa otimizar (escalonamento estático). O número de instruções executadas por ciclo pode variar dependendo das dependências de dados e da disponibilidade de recursos, encaixando-se perfeitamente na descrição.
(C) Incorreta: Hiperpipeline refere-se a um pipeline com um número muito grande de estágios, o que permite aumentar a frequência do clock e, consequentemente, o número total de instruções concluídas por segundo (throughput), mas não necessariamente o número de instruções executadas simultaneamente em cada ciclo, que é a característica central do ILP descrito.
(D) Incorreta: "ESPP – Enhanced Super-Parallel Processor" não é uma classificação arquitetural padrão ou amplamente reconhecida no campo da arquitetura de computadores. Parece ser um termo genérico ou inventado para a questão.
(E) Incorreta: Supercomputadores como o Summit são sistemas complexos que atingem alto desempenho através de paralelismo em larga escala (muitos processadores, GPUs, etc.), não apenas pelo ILP dentro de um único núcleo de CPU. A descrição da questão foca nas características de um tipo de arquitetura de processador que explora o ILP, não na arquitetura global de um supercomputador ou em sua capacidade de cálculo (pentaflops).
Fonte: FCC TRF4 2019 Analista Judiciário - Área Apoio Especializado - Especialidade Sistemas de Tecnologia da Informação (Caderno Tipo 001). Reproduzida para fins de estudo.